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verilog

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我们在用verilog或VHDL设计数字系统时，通常有行为描述和结构描述等多种表述方式，你写的verilog或VHDL源码都会被综合器软件转化为RTL级描 [详细]

2021-06-18 23:13

不点蓝字，何来故事？学习SpinalHDL已有近半年，其诚然小众，但“小家碧玉”未尝不是绝代佳人。 [详细]

2021-06-15 06:19

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