Cadence最近在台积电N5工艺上发布了针对DDR5和LPDDR5 DRAM存储标准的硅验证IP。
新的多标准IP面向数据中心、存储、人工智能/机器学习（AI / ML）和超大规模计算等应用。同时支持DDR5和LPDDR5协议的新IP成为单芯片解决方案，可用于具有不同DRAM要求的产品中。
Cadence的LPDDR PHY IP框图
据SK Hynix称，具有高数据速率的DDR5预计到2024年将占据全球DRAM市场份额的43％。使DDR5的高数据速率成为现实的关键技术之一是决策反馈均衡（DFE）。
在本文中，我们将介绍另一种重要技术，即DDR校准概念，该技术可实现此内存接口的最佳性能。
T分支拓扑结构
我们通常需要采用多个内存芯片来增加系统的内存容量。在这种情况下，布线策略会对最终的内存性能产生重大影响。其中一种方案是下图所示的T型分支连接。
DDR布局和路由的双T架构
这种配置通常用于DDR2芯片，CLK/指令/地址线被路由到一个中心点，然后从该中心节点分配到不同的DRAM芯片。当与系统中的不同存储芯片通信时，这使我们能够为CLK /命令/地址线设置匹配的走线长度。
CLK /命令/地址信号具有几乎相同的传播延迟，从而简化了设计过程。但是，T分支拓扑会增加这些信号线的电容负载。
Fly-By拓扑
另一种解决方案是DDR3和新一代DDR技术采用的Fly-By拓扑结构。Fly-By拓扑在将时钟、命令和地址线从控制器路由到DRAM芯片时，采用了菊花链结构。这一点在下面进行了描述。
Fly-By拓扑
注意，数据（DQ）和选通信号（DQS）与星形分支连接一样以星形配置连接。使用Fly-By配置，由于信号在不同DRAM芯片上的到达时间略有不同，因此我们可以更轻松地应对增加的电容负载。
由于信号在略微不同的时间遇到DRAM芯片的输入电容，因此总体电容性负载表现为这些信号的分布式负载。因此，对于给定的系统存储容量，有效地减小了电容性负载，因此，改善了信号完整性和数据速率。
这种技术的缺点是，与具有较短点对点连接的数据和选通信号相比，菊花链控制和地址信号的延迟较大。此外，控制和地址信号在不同的时间到达不同的DRAM。在高于1 GHz的速度下，这些时间偏差会使满足信号建立/保持时间要求非常具有挑战性。
为了解决这个问题，高带宽存储器接口，如DDR4和DDR5，采用训练模式来测量PCB线路的时间偏斜。有了时间偏移，控制器就可以给从控制器驱动到DRAM的数据信号引入适当的延迟，使数据到达时与指令和地址信号有良好的时序关系。
这些训练模式之一是write leveling。
write leveling
为了进行可靠的写操作，选通信号（DQS）的边沿应在时钟边沿的预定范围内。与具有较短点对点连接的选通信号相比，采用Fly-By拓扑，以菊花链方式连接的时钟信号会有较大的延迟。为了对齐这两个信号，DDR3和较新的DDR代提供了write leveling训练模式。
在这种模式下（发生在设备初始化期间），控制器不断将选通信号发送到特定的DRAM。当DRAM接收到选通信号时，它将对时钟信号进行采样，并将其在数据总线上的值返回给控制器。
在write leveling开始时，由于时钟信号经历了较大的延迟，因此返回值为零。控制器将为DQS信号引入越来越多的延迟，直到控制器观察到数据总线上从零到一的转变为止。此时，控制器将锁定此校准延迟设置，并将其用于以后的写操作。
执行写操作时，控制器会将这种延迟引入数据和选通信号。这种偏斜将使数据和控制信号以适当的时序到达DRAM输入。下图说明了write leveling训练模式。
时序图，描述了write leveling之前和之后的效果
请注意，时钟和DQS之间的时滞对于不同的DRAM芯片而言并不相同。因此，应为系统中的每个DRAM执行write leveling。
DDR5的训练模式
DDR5支持几种不同的训练模式，这些模式对其高数据速率能力有重大影响。除了上面讨论的write leveling以外，DDR5还包括新的读前导训练模式，命令/地址训练模式和芯片选择训练模式。DDR5还具有新功能以补偿无与伦比的DQ-DQS接收器架构，从而进一步提高了数据速率。
与DDR5读取训练相关的数据模式包括默认的可编程串行模式、简单的时钟模式和线性反馈移位寄存器(LFSR)生成的模式，可用于在处理DDR5高数据速率时拥有更稳健的时序余量。
